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2024-11-22
Verilog实现基于DDS的LFM信号发生器
DDSLFMGenerator此项目实现了一个基于DDS的LFM信号发生器。使用vivado版本为2018.3.模块提供频率起始配置端口freq_conf_h/freq_conf_l(24bits) 对应频率29.8Hz — 500Mhz,频率分辨率为。 原理图IOoverviewComponents模块包括一个24bit的计数器(pinc_