【基本信息】要求：调用PLL—IP核，50Mhz晶振输入，输出四路时钟不同信号：100Mhz，25Mhz，50Mhz(90°相位)，50Mhz（20%占空比）。芯片型号：cycloneⅣEP4CE10F17C8平台工具：QuartusII15.0(64-bit)、ModelsimSE-6410.4【PLL_IP核简介】IP核：ASIC或FPGA中预先设计好具有某种功能的电路模块，参