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pulseturn
2024-07-19
【VERILOG】输入脉冲下降沿触发输出一组双脉冲 (附带testbench)
`timescale1ns/1psmodulepulseturn( clk, reset_n, in, out); input clk; input in; input reset_n; output reg out; reg[7:0] cnt; reg[1:0]data_in; assignpos_edge=~data_in[1]&data_in[0]; assignneg_edge=data