本文完全参考野火的DDR3读写控制设计，原文十分详细，需要的可以去看看。一、AXI4接口详解AXI接口由5个独立的通道构成，分别是读地址、读数据、写地址、写数据、写响应。如下是读传输过程示意图，使用读地址与读数据通道。主机首先在读地址通道给出读地址和控制信号，然后

一、MIGIP核读写时序如下图是7系列的MIGIP核结构框图。左侧是用户接口，即用户（FPGA）同MIG交互的接口，用户就必须掌握这些接口才可以使用该IP核。将用户侧的信号分类如下图。其中的输入输出是相对于MIGIP核的，即对用户侧来说是相反的。写命令操作时序如下，其中，