前面的中断学习中我们学了按键，GPIO，Timer，是时候把它们整合到一起了。今天我们混合使用PS/PL部分的资源，建立一个比较大的系统。板子：zc702。实现功能如下：1.通过串口打印信息询问你要按SW5还是SW7；2.当正确的按键被按下，定时器启动，关闭ledDS23；3.当定时器溢出后触发中断，开启DS23，

前面我们介绍了按键中断，其实我们稍作修改就可以用按键控制LED了。做个小实验，两个按键分别控制两个led亮灭。板子：zc702。硬件部分添加zynq核：勾选串口用于打印信息，勾选EMIO，我们控制两个led，所以需要2bitPL到PS的中断勾选上：PL时钟什么的都用不到，我们用的按键不需要时钟，EMIO

私有定时器属于PS部分，定时器可以帮我们计数、计时，有效的控制模块的时序。这一次实验我们认识定时器并使用定时器产生中断。CPU的私有中断(PPI)CPU的私有中断(PPI)，5个：全局定时器，私有看门狗定时器，私有定时器以及来自PL的FIQ/IRQ。它们的触发类型都是固定不变的，并且来自P

上一节我们体验了一把PS和PL是怎样联合开发的，这种ARM和FPGA联合设计是ZYNQ的精华所在。这一节我们实现一个稍微复杂一点的功能——测量未知信号的频率，PS和PL通过AXI总线交互数据，实现我们希望的功能。如何测量数字信号的频率最简单的办法——在一段时间内计数在我们设定的

上一节我们观察了AXI总线的信号，了解了基于AXI总线读写的时序，这一节我们继续探索基于AXI总线的设计，来看一看ZYNQ系列开发板的独特优势，PS可以控制PL产生定制化的行为，而不需要去动硬件代码。这次实验是产生频率和占空比可调的PWM（PulseWidthModulation）信号，调用8次，产生8路PWM

前面一节我们学会了创建基于AXI总线的IP，但是对于AXI协议各信号的时序还不太了解。这个实验就是通过SDK和Vivado联合调试观察AXI总线的信号。由于我们创建的接口是基于AXI_Lite协议的，所以我们实际观察到是AXI_Lite协议的信号时序。具体做法是创建一个基于AXI总线的加法器模块，在

前言：FPGA+ARM是ZYNQ的特点，那么PL部分怎么和ARM通信呢，依靠的就是AXI总线。这个实验是创建一个基于AXI总线的GPIOIP，利用PL的资源来扩充GPIO资源。通过这个实验迅速入门开发基于总线的系统。使用的板子是zc702。AXI总线初识：AXI（AdvancedeXtensibleInterface），由ARM公司提出的

前言：前面我们都是使用JTAG方式下载比特流文件，然后下载elf文件，最后点击Runas或者Debugas来运行程序。JTAG方式是通过tcl脚本来初始化PS，然后用JTAG收发信息，优点是可以在线调试，缺点是断电后程序就丢失了。为了解决程序丢失的问题，可以制作镜像文件烧写到sd卡或者flash中，上电即

前言：ZYNQ7000有三种GPIO：MIO，EMIO，AXI_GPIOMIO是固定管脚的，属于PS，使用时不消耗PL资源；EMIO通过PL扩展，使用时需要分配管脚，使用时消耗PL管脚资源；AXI_GPIO是封装好的IP核，PS通过M_AXI_GPIO接口控制PL部分实现IO，使用时消耗管脚资源和逻辑资源。使用的板子是zc702。1.MIO方式Zynq7000

前言：使用的板子是zc702。用Vivado的IP核搭建最小系统，包括ARM核（CPUxc7z020），DDR3（4×256M），一个UART串口（MiniUSB转串口），纯PS，通过串口打印出HelloWorld，工程虽小，五脏俱全，算是一种朝圣。配置要和板子对应，大家注意修改。操作步骤：硬件部分1.新建Vivado工程选择芯片型号xc7z020clg484_1

前言：偶数分频容易得到：N倍偶数分频，可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。奇数分频如何得到呢？第一部分 奇数分频奇数分频方法：N倍奇数分频，首先进行上升沿触发进行

原文链接：https://blog.csdn.net/u014485485/article/details/78056980前言：学习Xilinx的ZYNQ7000系列，用的板子是zc702（注意不是zedboard），SOC型号是xc7z020。虽然设计思路一样，但不同的套件引脚和io标准是有区别的，zc702评估板的的外观图如下，可以对照下自己的板子：作为入门体验，本设