项目地址：FPGA、VHDL基于RISC-V格式的16位位缩模型机设计设计目的实现基于RISC-V格式的16位MCU设计，参考RISC-V的基本格式，进行位数缩减。实现RISC-V中寄存器加法add，立即数加法addi，半字加载lh，半字存储sh，不等条件跳转bne，相等条件跳转beq，无条件跳转链接jal。实现立即寻址、寄存