一、电路模块电路模块参见“基于EP4CE6F17C8的FPGA矩阵键盘实例”部分。二、实验代码本例使用6个数码管依次显示按下按键的键值，每位显示的值可从0~F，对应16个矩阵按键。按键reset为复位键，代码使用Verilog编写，具体如下。先编写数码管实现显示字形解码的程序，模块名称为seg_decode

一、电路模块1、数码管开发板板载了6个数码管，全部为共阳型，原理图如下图所示，段码端引脚为DIG[0]~DIG[7]共8位（包含小数点），位选端引脚为SEL[0]~SEL[5]共6位。端口均为低电平有效。其实物图如下所示。数码管引脚分配见下表。2、时钟晶振开发板板载了一个50MHz的有源晶振，为系统

一、电路模块1、数码管开发板板载了6个数码管，全部为共阳型，原理图如下图所示，段码端引脚为DIG[0]~DIG[7]共8位（包含小数点），位选端引脚为SEL[0]~SEL[5]共6位。端口均为低电平有效。其实物图如下所示。数码管引脚分配见下表。2、时钟晶振开发板板载了一个50MHz的有源晶振，为系统

一、电路模块1、LED开发板板载了4个用户LED发光二极管，其原理图如下所示，当FPGA的引脚输出为逻辑0时，LED会熄灭。输出为逻辑1时，LED被点亮。其实物图如下所示。LED的引脚分配见下表。2、时钟晶振开发板板载了一个50MHz的有源晶振，为系统提供时钟。其实物图如下所示。时

一、电路模块本例的电路模块与“基于EP4CE6F17C8的FPGA数码管动态显示实例”中的完全一样，此处就不再给出了。二、实验代码本例使用6个数码管显示时钟的时、分、秒，时与分之间及分与秒之间通过小数点来分隔，代码使用Verilog编写，采用例化的形式，使用了两种方式来实现。第一种方式，共

一、电路模块本例的电路模块与“基于EP4CE6F17C8的FPGA数码管动态显示实例”中的完全一样，此处就不再给出了。二、实验代码本例实现2个数码管循环显示00~59，显示间隔为1秒，代码使用Verilog编写，采用例化的形式，共有三个文件。先编写数码管实现显示字形解码的程序，模块名称为seg_deco

一、电路模块本例的电路模块与“基于EP4CE6F17C8的FPGA数码管动态显示实例”中的完全一样，此处就不再给出了。二、实验代码本例实现1个数码管循环显示字符1~F，显示间隔为1秒，代码使用Verilog编写，采用例化的形式，共有三个文件。先编写数码管实现显示字形解码的程序，模块名称为seg_de

一、电路模块1、数码管开发板板载了6个数码管，全部为共阳型，原理图如下图所示，段码端引脚为DIG[0]~DIG[7]共8位（包含小数点），位选端引脚为SEL[0]~SEL[5]共6位。端口均为低电平有效。其实物图如下所示。数码管引脚分配见下表。2、时钟晶振开发板板载了一个50MHz的有源晶振，为系统