内容写验证计划需要参照designspecAHB-SRAMC功能验证计划SVTB架构图验证平台目录结构ahb_sramc_svtbdoc-文档rtl-dutverif-验证代码envagentsimtbtest如何编写SVTBMakefilefilelistSVTBTOPsvtb:1.根据spec

概述接口mainbus有很多信号线verilog会先将模块的输出信号拉出来，然后再将其连接到其他模块，进行不同模块之间的连接比较麻烦且容易出错interface-将端口封装到接口中接口的内容interface和module用法类似interface......endinterfaceinterface可以例化接口，但是

ILA–IntegratedLogicAnalyzer 内部逻辑分析仪(是一种在线调试工具，用的非常多)先例化在生成IP核，好处：（1）、可以事先明确知道要看多少个信号（2）、信号的位宽（3）、可以一次性的配置好在线调试工具，避免先生成IP，在例化，因失误漏了信号，反复添加，编译耗时带来的苦恼问题。（4）、流程很清

例如：二维动态数组：cgs_addr_range_mapping[][]cgs_addr_range_mapping[cfg.mst_num][cfg.slv_num]如取cfg.mst_num=3cfg.slv_num=2例化第一层（第一维）cgs_addr_range_mapping=new[cfg.mst_num];//动态数组第一维赋值new第一层有的值cgs_addr_range_mapping[0][]

1.编译阶段加入vip库文件；2.env下例化vip的agnt；3.vip一些配置开关在envcfg下面打开；4.tb下做接口连接；5.按场景要求做seq例化；  

测试文件：testbench这一个文件适用于测试前面写好的代码能否正确运行。在编写好执行的流水灯代码之后，要使用modelsim进行仿真时，需要编写一个testbench文件。这一个文件适用

关键字：例化，generate，全加器，层次访问在一个模块中引用另一个模块，对其端口进行相关连接，叫做模块例化。模块例化建立了描述的层次。信号端口可以通过位置或名称关联，端口连接也必