文章目录1.LVDS接收端概述2逻辑框图3.xapp855训练代码解读4.接收端发送端联调5.传送门1.LVDS接收端概述接收端的传输模型各个属性应该与LVDS发送端各属性一致，例如，如果用于接收CMOS图像传感器的图像数据，则接收端程序的串化因子、通道个数等将要与设备一致。在硬件设

UART（UniversalAsynchronousReceiverTransmitter，通用异步收发器）是一种异步串行通信协议，主要用于计算机和嵌入式系统之间的数据交换。实现UART通信的接口规范和总线标准包括RS-232、RS449、RS423和RS485等，接口标准规定了通信标准的电气特性、传输速率、连接特性和机械特性。文

1、亚稳态的概念​异步信号：该信号的产生与时钟上升沿无关（例如按键按下）。​同步信号：每次时钟上升沿到来都会产生该信号。​异步信号在输入系统的时候存在两种情况，如图4所示：图4——异步信号在输入系统时存在的两种情况​上图中，系统时钟上升

 首先是组合逻辑电路考虑的是竞争冒险，冒险会产生毛刺。重点研究如何去毛刺时序逻辑电路考虑的是时序不满足会产生的亚稳态问题：如何考量时序满不满足呢？根据不同的场景又有不同的说法。时序分析的两组基本概念建立时间与保持时间1.在同步系统和异步系统（跨时钟域传输）中有两个

亚稳态的概念和基本知识亚稳态是指触发器无法在某个规定时间段内达到一个可确认的姿态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输

1.什么是亚稳态?数据在时钟沿处变化,会导致出现亚稳态2.如何处理亚稳态?在实际设置时,多采用引入同步机制防止亚稳态传播3.二级寄存器(同步器)4.MTBF(平均故障间隔时间)时钟频率比较低(480M)的时候,可以使用二级触发器,降低亚稳态发生概率时钟频率比较高(1.5G)的

 参考：ClockDomainCrossing(CDC)Design&VerificationTechniquesUsingSystemVerilog     https://zhuanlan.zhihu.com/p/359327167    https://wuzhikai.blog.csdn.net/article/details/122874278   https://www.cnblogs.com/lyc-seu/p/12441366.ht

触发器的建立时间和保持时间   时序电路的基础是触发器（FF、Flip-Flop），触发器正常工作需要满足建立时间和保持时间的时序要求建立时间（Tsu：setuptime）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被稳定的打入

CDC与亚稳态ClockDomainCrossing(CDC):跨时钟域设计中，信号adat从aclkdomain传播到bclkdomain；aclk与bclk之间的频率，相位没有固定关系，为asynchronous异步关系的时钟。Metastability:当adat在bclk采样点附近变化时，不满足后级flip-flop的setup/holdtime，D端无法完成正确的锁

跨时钟域无论快采慢还是慢采快最好满足近似3edge要求：你真的懂2-flopsynchronizer吗--CDC的那些事（2）-知乎(zhihu.com)比如110M采100M，展宽再采 亚稳态（非0非1）：关于数字电路中的亚稳态(douban.com)

1.RDC解释当前复杂设计除了包含多个时钟域外还包含了多个异步复位域。实际上，如果设计种存在跨异步复位域时同样会经常会遇到亚稳态的问题。具体而言，对于有多个异步复位域的设计，如果某个异步复位在复位时，其复位的信号可能正好落在接受域时钟的建立和保持时间窗口内，这会造成接受

亚稳态问题各种跨时钟域的问题都会归结于亚稳态的问题,IP设计,时钟域不超过两个,对于CDC设计要求不高;对于SOC设计来所,CDC处理需要十分清楚什么是亚稳态?transition

复位的作用是将ASIC芯片强制进入一个确定状态.如果芯片是有多个时钟的系统，那么如何保证不同时钟域的电路能够“同时”复位将会是一个重要的问题.同步复位指复位信号只有

亚稳态：亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态如何解决亚稳态带来的问题：1.避免采样采到亚稳态。2.降低亚稳态带来的误差。单bit跨时钟域：  慢时

3.1介绍单时钟设计更易于实现，也更少出现亚稳态、建立和保持时间违例方面的问题。但在实践中，很少有设计只在一个时钟下运行。3.2多时钟域多个始终可以有以下一种或多种

听说这本书对数字IC设计中的常见问题讲的非常清楚易懂，看了目录感觉确实都是数字设计中一些关键问题，而且一共才217页，争取这个月看完吧。书的PDF资源：链接：https://pan.baidu

当需要在两个时钟域传输信号的时候，需要考虑一个重要的问题是：是否需要采样从一个时钟域传输到另一个时钟域的这个信号的每一个值?做信号处理(transform)时对该问题的固有

亚稳态是FPGA系统中的一个常见问题，亚稳态的出现轻则导致输出错误，严重的甚至会导致系统崩溃。因此对亚稳态的了解必不可少，本文在查阅众多资料的基础上，对亚稳态的概念、亚稳

建立时间（setup_time）触发器的正常工作是有时间要求的，必须满足建立时间和保持时间的要求。在时钟上升沿出现之前，输入数据D的值都必须在一段规定的时间内保持稳定，否则D触发器