功能
1. 单axi-stream 接口输入,axis输出。(10bit rbg输入,10bit rbg输出。输入为大分辨率,输出为小分辨率)
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2. 使用xilinx hls 编写。
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20221027 优化
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3. 配置寄存器有
#pragma HLS INTERFACE s_axilite port=startx //crop起始点
#pragma HLS INTERFACE s_axilite port=starty //crop起始点
#pragma HLS INTERFACE s_axilite port=width //输入图像的宽度
#pragma HLS INTERFACE s_axilite port=height //输入图像的高度
#pragma HLS INTERFACE s_axilite port=width_crop //输出图像的宽度
#pragma HLS INTERFACE s_axilite port=height_crop //输出图像的高度
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效果
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输入图像 大分辨率编辑
输出图像 小分辨率
支持
支持xilinx 所有系列fpga
仿真
图像开始输出位置
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图像输出行结束编辑
ip 接口
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