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电路研究8——设计规则检测

时间:2025-01-17 15:56:51浏览次数:3  
标签:间距 这里 错误 检测 再选 电路 全选 规则 管脚

        板图基本画完了,不过检查时候一堆问题。

        

        这个错误每次装软件都会出现,而且详细的,我老是忘了怎么设置。比如器件间距,各种检测错误,实际上如果只是画板子的话,这些小问题可以忽略,不过看着真正的问题有没找出来,所以这次就详细的贴出来吧。实际上我也保存word跟收藏网页了,但是关键时刻还是找不到,还是弄在这里,一下子就能找到了。我又查了一下,然后弄了上来。

        这个先打开规则设计检查界面:

        然后选Electrical:在线就是时时检查,在画图时候就显示错误了,批量就是画完了再检查。这里全选就好。

        再选Routing:这里也全选

        再选SMT:也是全选

        再选Testpoint:这里我是忽略了所以全不选,而且我出现的问题全部都是这里的。

        

        再选Manufacturing:这个也全去掉,也有问题在这里,没研究过。

        再选High Speed:这个我的设计都是很宽泛的,没有4层板以上那种要注意的东西,我感觉可以取消。

        再选Placement:这个感觉像器件相关的,需要检查一下,全选

        最后Signal Integrity:这个信号之类的样子,取消吧。

        到这里就设置好了,再运行一下:

        嗯,有1个没连上,还有一堆59个管脚间距的问题。

      管脚这个问题我解决的就比较暴力,毕竟这个封装是在立创商城扒下来的,封装没问题,直接间距改成0就好了,反正出错只是这一个元器件而且还是管脚那里,实际上STM32也是这个样子呢。

        

        没有错误了,所以这样勉强就好了。

        还有另外一个办法就是修改规则:这里是元器件,添加了原件,让间距0.1mm就好了。

        之后会出现管脚处线太近的错误了。又添加了一个新规则,本来跟上一条加在一起,结果不行,报绿色错误,需要新加,而且2条也不行,好像每条都单独的规则,一起以上加无效呢。

        还有另外两个问题这里补充一下:

        第一个如果不是正规安装的ad,检查不了,需要把报告的地址改一下,默认是c盘的,我弄在D盘,所以就把各种报告地址改成下面的了。

        第二个就是如果感觉自己要求很高,需要所有的错误都提取,那么就需要改一下下图的500,多大就看你有多少错误了,可以500往上加。嘿嘿,像字符什么的我要求也不高,干扰就干扰的又没影响,所以直接把那些错误不显示出来就好了。

        补:暂时就这些,我铺铜去了。

  

标签:间距,这里,错误,检测,再选,电路,全选,规则,管脚
From: https://blog.csdn.net/esmember/article/details/145207037

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