VHDL中最常用的两种数据类型，一种是std_logic，表示一位逻辑变量；另外一种是std_logic_vector(n-1 downto 0)，表示n位逻辑向量。 其用法如下图所示：
黄色框的内容为实体，实体包括模块的端口名称、信号输入输出的方向、信号的数据类型。
clk是端口名称，in是信号输入，std_logic是一位逻辑变量，
sync_cnt是端口名称，out是信号输出，std_logic_vector(31 downto 0)是32位逻辑向量。
图中process进程实现功能为：在外部同步清零信号为‘1’时对计时器清零，在每个sync信号下降沿对sync_cnt_reg计数器加‘1’。
为了实现加法运算，需要在红色框内使用关键字use引用IEEE库中的STD_LOGIC_ARITH程序包，以及IEEE库中的STD_LOGIC_UNSIGNED程序包。
引用STD_LOGIC_ARITH程序包后编译器才可以正确识别加法运算符+。
引用STD_LOGIC_UNSIGNED程序包后N位逻辑向量可以当作N位无符号整数进行加减乘除运算。
标签：std,STD,常用,VHDL,数据类型,logic,程序包,信号,LOGIC From： https://blog.csdn.net/qq_42374096/article/details/144663236