一分钟了解同步与异步时序逻辑电路

在同步时序电路中，各触发器的时钟端全部连接到同一个时钟源上，只有当时钟脉冲到来时，电路的 状态才能改变。（注意不要求是同一时钟，而是 同源时钟 。所谓的同源时钟是指 同一个时钟源衍生频 率比值为 2 的幂次方，且初相位相同的时钟 。） 同步逻辑是指时钟之间 有 固定的因果关系逻辑， 异步时序逻辑电路不存在统一的时钟，触发条件由多个控制因素组成，任何一个因素的跳变都可以触 发寄存器的变化。 异步逻辑是指各时钟之间 没有 固定的因果关系逻辑。 同步时序电路的优点 ： 1 ， 用 异步 时序逻辑 很难 控制由组合逻辑和延迟所产生的 冒险和竞争 。所以 同步时序 可以 避免毛刺， 2 ， 工艺、环境的细微变化也会造成异步时序逻辑电路的失效。 同步时序提高设计可靠性 3 ， 容易组织流水线，提高芯片的运行速度 ， 4 ， 所有的触发器可以同时运行，使 静态时序分析变得简单 5 ， 有利于器件移植 ，包括 FPGA 器件族之间的移植和从 FPGA 向结构化 ASIC 的移植 . 异步电路设计具有以下优点 ： 1 、 低功耗 。由于精细度时钟门控和零备耗功； 2 、 高速。 运算速度有实际局部延时决定，而不是有全局最差（ worstcase ） 延时决定； 3 、 低电磁噪声辐射 。局部时钟倾向于在随机时刻启动； 4 、对于电源电压、温度以及制作过程中参数的变化具有鲁棒性。时序是基 于匹配延时的（并且能够对 电路和导线延迟不敏感）； 5 、更好的可重组性（ composability ）和模块化（ modularity ）。采用简单的握手接口和局部时钟； 6 、没有时钟分配和时钟偏移（ skew ）问题。因为没有全局时钟信号，所以 不需要在整个电路中以最 小相位偏斜来分配时钟。