结论：
防止复位信号撤除时，因为违反recovery和removal产生亚稳态事件；
接下来是详细解释：
异步复位的弊端：
异步复位中最严重的问题是，如果异步复位信号在触发器时钟有效沿附近“释放”（复位信号从有效变为无效）的话，可能会导致触发器输出的亚稳态。
- 异步复位信号释放（对低电平有效的复位来说就是上跳沿）与紧跟其后的第一个时钟有效沿之间，有一个必须间隔的最小时间称为Trecovery（recovery time，恢复时间）。
举例：如果异步复位释放后马上来了一个时钟有效边沿，触发器输出端的值将是不确定的，可能是高电平也可能是低电平，可能处于高低电平之间，也可能处于震荡状态，这就是亚稳态。如下图所示，Q为输出。
- 时钟有效沿与紧跟其后的异步复位信号释放之间所必须的最小时间称为tremoval（removal time消除时间）。小于这个时间，则触发器的输出端的值将是不确定的，可能是高电平，可能是低电平，可能处于高低电平之间，也可能处于震荡状态，并且在未知的时刻会固定到高电平或低电平。这种状态就称为亚稳态。
举例：如果时钟有效沿到来后，马上来了异步复位信号的上升沿（复位信号释放）触发器处于亚稳态。如下图所示。
同步复位的弊端：
同步复位唯一的缺点就是复位信号必须大于一个时钟周期才能保证被采到，从而能够复位成功，在保证同步复位信号持续时长的前提下，同步复位是没有问题的。
2、异步复位同步释放。
如图第一个方框内是异步复位和同步释放电路。有两个D触发器构成。第一级D触发器的输入时VCC，第二级触发器输出是可以异步复位，同步释放后的复位信号。
1）电路目的：防止复位信号撤除时产生亚稳态事件。
2）什么是异步复位和同步释放：是指复位信号是异步有效的，即复位的发生与clk无关。后半句“同步释放”是指复位信号的撤除也与clk无关，但是复位信号是在下一个clk来到后起的作用（释放）。
下面说明一下如何实现异步复位和同步释放的。
异步复位：显而易见，rst_async_n异步复位后，rst_sync_n将拉低，即实现异步复位。
同步释放：这个是关键，看如何实现同步释放，即当复位信号rst_async_n撤除时，由于双缓冲电路（双寄存器）的作用，rst_sync_n复位信号不会随着rst_async_n的撤除而撤除。
假设rst_async_n撤除时发生在clk上升沿，如果不加此电路则可能发生亚稳态事件，但是加上此电路以后，假设第一级D触发器clk上升沿时rst_async_n正好撤除，则D触发器1输出高电平“1”，此时第二级触发器也会更新输出，但是输出值为前一级触发器clk来之前时的Q1输出状态。显然Q1之前为低电平，顾第二级触发器输出保持复位低电平，直到下一个clk来之后，才随着变为高电平。即同步释放。
代码：
module reset_gen ( output rst_sync_n, input clk, rst_async_n);
reg rst_s1, rst_s2;
wire rst_sync_n ;
always @ (posedge clk, posedge rst_async_n)
if (rst_async_n)
begin
rst_s1 <= 1'b0;
rst_s2 <= 1'b0;
end
else
begin
rst_s1 <= 1'b1;
rst_s2 <= rst_s1;
end
assign rst_sync_n = rst_s2; //注意这里的rst_sync_n才是我们真正对系统输出的复位信号
endmodule