在量子线路的设计中，我们往往希望减少线路中的CNOT门和T门的数目，原因如下：
- 一般文献宣称减少T门的数量是为了更高效地执行容错量子计算（fault-tolerant quantum computation）。因为执行普适的量子计算需要 Clifford+T 门集合，而其中 T门的容错执行所需要的代价是 Clifford门容错执行代价的几百倍，因此减少 T门的数量，自然大大有利于普适量子计算的容错执行。（例如见论文《Polynomial-Time T-Depth Optimization of Clifford+T Circuits Via Matroid Partitioning》Introduction 中的介绍 https://ieeexplore.ieee.org/document/6899791）
- 物理系统中 CNOT门的执行时间一般远长于单比特门，且错误率也大于单比特门，所以减少 CNOT门，就可以减少整体误差，以及很有可能降低量子线路的运行时间。（例如见论文《Reducing CNOT count in quantum Fourier transform for the linear nearest‑neighbor architecture》https://www.nature.com/articles/s41598-023-35625-3 中的描述：CNOT gates are considered the primary cost of quantum circuits due to their higher error rates and longer execution times compared to single-qubit gates）。