vivado I/O 管脚分配设计流程

Vivado IDE 支持您在设计中交互式探索、可视化、分配和验证 I/O 端口和时钟逻辑。该环境不仅可确保 “ 生成即保证正 确 ” 的 I/O 分配，而且还可对与内部裸片焊盘相关的外部封装引脚提供可视化。 您能够可视化通过器件的数据流，并能够从内外两个方面正确规划 I/O 。通过 Vivado IDE 分配和设置 I/O 后会自动创建 对实现工具的约束。 如需了解更多有关 Vivado Design Suite I/O 管脚分配和时钟规划性能的信息，请参阅以下资料： • 《 Vivado Design Suite 用户指南： I/O 管脚分配和时钟规划》 (UG899) [ 参照 7] • Vivado Design Suite QuickTake 视频教程： I/O 管脚分配简介 I/O 管脚分配的相关 Vivado Design Suite 项目种类 您可以采用下列任一种项目开展 I/O 管脚分配： • I/O 管脚分配项目 I/O 管脚分配项目为您提供了一个方便的起点，使您能够指定选择 I/O 约束并利用经定义的引脚生成顶层 RTL 文 件。 • RTL 项目 RTL 项目可以开展综合与实现，提供了更加全面的设计规则检查 (DRC) 。 RTL 项目还有助于生成 IP 核，对存储器接 口管脚规划与使用 GT 的核非常重要。 提示： 您可以先由 I/O 管脚分配项目开始工作，并在后期移植至 RTL 项目。 您可以在后综合网表上运行更加全面的 DRC 。上述概念同样适用于设计实现与比特流生成。因此，赛灵思建议您使用 包含时钟组件和某些基础逻辑的骨架设计实现 DRC 。这有助于形成电路板引脚定义不会产生后期问题的可信度。 推荐的签发进程为：运行 RTL 项目直至比特流生成环节，实现全部 DRC 。但是，并非所有设计进程都有足够时间开展 这一进程。通常必须在具备可综合 RTL 之前定义好 I/O 配置。虽然 Vivado 工具支持 Pre-RTL 的 I/O 管脚分配，但是执 行的 DRC 检查级别还是相当基础。或者，通过采用 I/O 标准和引脚分配的虚拟顶层设计可以帮助执行与 I/O bank 分配 规则相关的 DRC 。 Pre-RTL I/O 管脚分配 如果设计周期强制要求在具备综合网表之前定义 I/O 配置，则请务必确保符合所有相关的规则。 Vivado 工具提供一个 管脚分配工程环境，允许使用 CSV 或 XDC 格式文件导入 I/O 定义。可以使用定义的端口方向创建一个伪 RTL 。提供端 口方向可以让同步开关噪声 （ SSN ）分析更加准确，因为输入和输出信号对 SSN 有不同的影响。 还可以交互式创建和设置 I/O 端口。具有基本 I/O bank DRC 检查规则。 请参阅 《 PCB 设计用户指南》 [ 参照 37] ，确保器件 I/O 配置正确。如需了解更多信息，请参阅 《 Vivado Design Suite 用户指南： I/O 管脚分配和时钟规划》 (UG899) [ 参照 7] 中的 链接 。 基于网表的 I/O 管脚分配 在设计周期中，建议在综合设计之后分配 I/O 和时钟逻辑约束。时钟逻辑路径存在于综合后的网表中，便于进行约束 分配。 I/O 和时钟逻辑 DRC 更加全面。 请参阅 《 PCB 设计用户指南》 [ 参照 37] ，确保器件 I/O 配置正确。如需了解更多信息，请参阅 《 Vivado Design Suite 用户指南： I/O 管脚分配和时钟规划》 (UG899) [ 参照 7] 中的 链接 。 定义替代器件 在初始规划阶段，通常很难预测给定设计的最终器件尺寸。在设计周期中添加或删除逻辑将导致需要更改器件尺寸。 Vivado 工具可帮助您定义替代器件，以确保定义的 I/O 引脚配置与所有选定的器件兼容，但前提是采用相同封装。 重要提示： 器件必须位于同一封装中。 若要低风险地移植设计，请在设计进程开始时仔细规划以下进程：器件选择、管脚选择和设计标准。在移植至同一封 装中的较大或较小型器件时，请考虑以下方面：管脚、时钟和资源管理。如需了解更多信息，请参阅 《 Vivado Design Suite 用户指南： I/O 管脚分配和时钟规划》 (UG899) [ 参照 7] 中的 链接 。 引脚分配 合理的管脚选择会得到合理的设计逻辑布局、更短的布线，并减少功耗，提升性能。合理的管脚选择对大型的 FPGA 器件来说至关重要，因为分散的管脚会导致相关信号之间的距离更远。如需了解更多信息，请参阅 《 Vivado Design Suite 用户指南： I/O 管脚分配和时钟规划》 (UG899) [ 参照 7] 中的 链接 。 使用赛灵思工具选择管脚 赛灵思工具可以辅助交互式设计规划和引脚选择。这些工具仅与您所提供的信息一样有效。诸如 Vivado 设计分析工具 等工具可以辅助管脚。这些工具能够以图形的方式显示 I/O 布局，并显示时钟和 I/O 组件之间的关系，另外还具有 DRC 功能，用以分析引脚选择。 当出现某个设计版本时，用户可以快速创建一个顶层布局规划图，用以分析通过器件的数据流。如需了解更多信息， 请参阅 《 Vivado Design Suite 用户指南：设计分析和收敛技术》 (UG906) [ 参照 23] 。 所需的信息 为了使工具能够有效地工作，您必须尽可能多地提供有关 I/O 特性和拓扑结构的信息。您必须规定电气参数，包括 I/O 标准、驱动、斜率和 I/O 方向。 您还必须考虑包括时钟拓扑结构和时序约束在内的所有其它相关信息。尤其是时钟选择，其可能对管脚选择产生重大 影响，反之亦然。请参阅 第 3 章中的 “ 时钟指南 ” 。 针对具有 I/O 要求的 IP ，例如收发器、 PCIe ，以及存储器接口，您必须在完成 I/O 引脚分配前设置 IP ，如 “ 管脚选择 ” 所 述。如需了解更多指定 I/O 规定电气参数的信息，请参阅 《 Vivado Design Suite 用户指南： I/O 管脚分配和时钟规划》 (UG899) [ 参照 7] 中的 链接 。 管脚选择 对于如下所述的某些特定信号，赛灵思建议谨慎进行管脚选择。 接口数据、地址和控制引脚 将相同的接口数据、地址和控制引脚集合在同一个 bank 上。如果无法将这些组件集合在同一个 bank 上，则请将其分 配在邻近的 bank 上。 SSI 技术器件而言，相邻 bank 必须处于同一超级逻辑区域 (SLR) 中。 接口控制信号 将以下接口控制信号放置在所控制的数据总线中间 （时钟、启用、复位和选通）。 极高的扇出、涉及范围大的控制信号 将极高的扇出、涉及范围大的控制信号放置在器件的中心。 对于 SSI 技术器件，请将 SLR 信号放在所驱动的 SLR 组件的中间。 配置引脚 要想设计一个高效的系统，则必须选择充分满足系统要求的 FPGA 配置模式。需要考虑的因素包括： • 使用专用或两用配置引脚。 每个配置模式专用于特定的 FPGA 引脚，而且只有在配置过程中才可临时使用其它多功能引脚。配置完成后，这些 多功能引脚被释放，可用作通用引脚。 • 使用配置模式对一些 FPGA I/O bank 布局电压限制。 • 为不同的配置引脚选择合适的终端。 • 对配置引脚，使用建议的上拉或者下拉电阻值。 建议： 尽管配置时钟速度较慢，但请在电路板上进行信号完整性分析，以确保信号无干扰。 有多种配置选项。虽然选项灵活多样，但是每个系统一般都有一个最佳的解决方案。在选择最佳配置选项时，请考虑 以下方面： • 建立 • 速度 • 成本 • 复杂性