“+:”、"-:"语法
1.用处
这两个应该算是运算符，运用在多位的变量中，如下：
slv_reg0[(byte_index8) +: 8] <= S_AXI_WDATA[(byte_index8) +: 8]；
2."+:"
变量[起始地址 +: 数据位宽] <–等价于–> 变量[(起始地址+数据位宽-1)：起始地址]
data[0 +: 8] 等价于data[7:0]
data[11 +: 2] 等价于data[12:11]
3."-:"
变量[结束地址 -: 数据位宽] <–等价于–> 变量[结束地址：(结束地址-数据位宽+1)]
data[7 -: 8] 等价于data[7:0]
data[11 -: 2] 等价于data[11:10]
标签：11,变量,等价,语法,地址,数据位,Verilog,data From： https://www.cnblogs.com/tubujia/p/16820956.html