- 《DNK210使用指南 -CanMV版 V1.0》第六章 Kendryte K210固件烧录
第六章KendryteK210固件烧录1）实验平台：正点原子DNK210开发板2）章节摘自【正点原子】DNK210使用指南-CanMV版V1.03）购买链接:https://detail.tmall.com/item.htm?&id=7828013987504）全套实验源码+手册+视频下载地址：http://www.openedv.com/docs/boards/k210/ATK-DNK210.html......
- verilog写12 小时时钟（带上午/下午指示器）计数器(HDLbits Count clock)
Createasetofcounterssuitableforuseasa12-hourclock(witham/pmindicator).Yourcountersareclockedbyafast-running clk,withapulseon ena wheneveryourclockshouldincrement(i.e.,oncepersecond).reset resetstheclockto12:00AM.......
- HDLBits练习Shift18 Verilog逻辑右移和算数右移的区别
算术右移时，移入的是移位寄存器中数字（本例中为q[63]）的符号位，而不是逻辑右移时的零。右移n位，即加入n位符号位。即若符号位为1，在左边补1；若符号位为0，就补0。算术右移的另一种思路是，它假定被移位的数字是带符号的，并保留符号，因此算术右移是右移n位将带符号的数字除以2的n次幂。......
- 用verilog/systemverilog 设计fifo (2)
目录异步fifo实现中要解决的问题信号同步到那个时钟域读写指针转化为格雷码格雷码表示的读写地址如何判断空满？异步fifoverilog代码异步fifo实现中要解决的问题异步fifo和同步fifo功能相似，但是它的读写由两个时钟信号控制，所以它的设计和同步fifo不同，需要考虑更多的因素。信号......
- Airflow：工作流调度的原理与使用指南
文章目录引言Airflow的原理工作流定义调度器执行器元数据存储用户界面Airflow的使用安装与配置1.环境准备2.安装Airflow3.初始化数据库4.启动Web服务器和调度器5.编写和部署DAGs6.监视和管理结论引言在现代数据处理和分析中，工作流管理变得越来越重要......
- 【Emacs Verilog mode保姆级的使用指南】
......
- verilog 设计与综合实验报告（6）
题目6：设计一个交通信号灯控制器1、设计方案输入为car车辆到来时为1，无车时为0，输出o_signal为交通信号灯，0001时为红灯，0010时为黄灯，0100时为绿灯，1000时为左拐灯，复位之后，交通灯在空闲状态，当车辆到来时交通灯到下一状态绿灯，等待40s，到下一状态左拐灯，等待15s，到黄灯，然后等待5s转到空......
- verilog实现格雷码和二进制码的相互转换
目录格雷码的介绍二进制码转化为格雷码格雷码转化为二进制码verilog实现代码格雷码的介绍在一组数的编码中，若任意两个相邻的代码只有一位二进制数不同，则称这种编码为格雷码（GrayCode），另外由于最大数与最小数之间也仅一位数不同，即“首尾相连”，因此又称循环码或反射码。在数字系统......
- verilog 设计与综合实验报告（5）
题目5：序列检测器1、设计方案2、程序代码modulesequential5_detector(inputi_clk, inputi_rst, inputi_seq, outputregout);parameteridle=5'b00000,s1=5'b00001,s2=5'b00010,s3=5'b00100,......
- Verilog Hdl 计数器分频
“分频”：是累加多个输入时钟信号clk_in的周期，最终使得，输出时钟信号clk_out的周期变大，频率变小。一、偶数分频例：计数器要实现6分频，输入时钟信号clk_in的6个周期要变成1个周期输出，输出6分频的输出时钟信号clk_out的半个周期占3个输入时钟信号clk_in的周期，相当于clk_out每次在3......
