版图基础知识

标签：匹配 floorplan 器件 走线 基础知识 模块 版图 射频

版图总结

 

目录

版图设计

一、LDE

二、版图floorplan

三、走线相关

四、可靠性设计

版图验证

一、Calibre DRC

二、 Calibre LVS

版图设计

一、LDE（layout dependent effect）

当工艺制程进入深亚微米之后，一些二级效应对器件性能的影响 变得越来越突出。其中与layout强相关的有WPE 、OSE 、LOD 、PSE等， 版图设计时应该需要进行细致考虑。

1 、WPE（Well Proximity Effect）

形成原因：阱离子注入过程中， 光刻胶不能将注入到弃上面的粒子 百分百阻挡掉，有部分粒子可以从光刻板的边沿横向扩散到阱中， 使得靠近阱边缘的浓度最大，在阱中间的浓度最小。

解决办法：需要进行匹配的器件适当增加阱边缘到器件沟道的距离

2 、LOD（Length of Diffusion）

形成原因：深亚微米工艺中会用到浅槽隔离（STI）技术，STI会对管 子的沟道产生应力作用。且沟道与STI的不同间距也会产生不一样的 影响。

解决办法：如果可以， merge OD，且在两端多加dummy器件

3 、OSE（OD Space Effect）

形成原因： OSE是因为STI应力而产生的另 一个效应。不同的OD Space会对沟道产生 不同的影响。

解决办法： 一般design manual会给出对器 件性能影响不是很大的OD space值。

4 、PSE（Poly Space Effect）

形成原因：不同的poly间距会影响器件的性能。

解决办法：在器件poly两边加dummy poly。

二、版图floorplan

Floorplan是版图设计的起始阶段。 Floorplan会对器件匹配和走 线情况，进而影响电路的性能。

数字模块、模拟模块以及射频模块对floorplan的要求是截然不 同的。数字模块要求把模块面积压到最低，且多位出pin的模块需要 按顺序排列。模拟模块要求在做好匹配的同时尽可能压缩面积。对 于射频来说，器件匹配不是最重要的， floorplan时需要结合走线，

使走线寄生降低。

Floor时应注意器件的匹配，常见的器件匹配方式有以下几种：

Half-Half匹配 共圆心匹配 共质心匹配

使用根器件 交叉匹配

1 、Half-Half匹配

Half-Half匹配是最基础最简单的匹配方式，这种匹配方式常见于 两种情况：

1、匹配要求不是很高的电路单元， 如差分对的有源负载；

2、射频模块为了减少走线寄生也需要用Half-Half匹配，此时需 要注意两个Half的完全一致性（包括器件摆放及走线）。

2、共圆心匹配

共圆心匹配主要应用于BGP里的BJT ，一般取1：8，这样就可以 把1放在中心，8围着中心放置，然后在最外层加上一圈dummy器件， 如上图所示。

3、共质心匹配

共质心匹配主要应用于差分对，其匹配方式是一层ABAB ，一层 BABA，如上图所示。

这样匹配使得所有A的质心和所有B的质心在中心点处，且A的 四周看到的器件都是B ，B的四周看到的器件都是A（dummy器件既 可以当A，也可以当B）。

4、使用根器件

使用根器件是指在设计电阻阻值的时候，尽可能选择其中一个 阻值作为根器件，其他阻值的电阻用这个电阻通过串并联来实现， 这样就可以使所有的电阻进行更好的匹配。

5、交叉匹配

交叉匹配应用于多multi器件需要进行严格匹配， 使其周围环境 一致。如串联电阻的匹配，差分对有源负载的匹配等

7、模块整体floorplan

不同电流输出

（1）bias模块

电源or地
镜 像 电 路 2	镜 像 电 路 1	镜 像 电 路 1	镜 像 电 路 1	被镜像管	镜 像 电 路 1	镜 像 电 路 1	镜 像 电 路 2

bias模块用于将基准源输出的电流按比例镜像，为其他电路模块 提供偏置。要求就是将被镜像管放在中间位置。因其他相同电流的 镜像电流电路走线是一致的， 可以将其中一组做成group单元，将

group直接进行copy就行。

负载B

差分器件A

差分器件B

7、模块整体floorplan

（2）运放模块

电源

负载A

差分器件A

差分器件B

尾电流与地

左右关

于中心

线对称

差分对的经典画法

运放模块是模拟电路中比较重要的模块，他是利用差分输入后 能提供一个高增益的输出来实现一些特有的电路功能。差分需要注 意的就是差分输入到输出时的一致性， 故在floorplan时要注意使差 分的两边是关于中心轴是尽可能对称的。差分对需要进行质心匹配， 这也要求差分对使用器件的个数应为4的整数倍。

Gate控制线

功率管

decap

被供电模块

反馈控制线

供 电 电流 流向

7、模块整体floorplan

（3）LDO模块

运放

LDO是模拟电路中用于给芯片内部提供电源的模块，其可以输 出很大的电流和功率。 LDO一般由运放加功率管组成。对于LDO模块 的要求有以下几点：

a、功率管靠近被供电模块摆放；

b、如功率管后有decap ，decap应置于功率管与被供电模块中间；

c 、LDO有一个反馈抽样点， 这个net应靠近功率管往外接。

Gate控制线

电流镜（定义	电流比例）
电阻（定义非 准）	线性和基
1：N PN结( 电流比	定义非线性 例）

7、模块整体floorplan

（4）BGP模块

对称

运放

差分输入，虚短

对称

输出基 准电压

BGP是模拟电路中用于给芯片内部提供基准的模块。由于是全 芯片的基准，这个模块的匹配是至关重要的， 且这个模块的隔离要 求也是非常高的。 一般BGP模块由基准电压产生电路和运放组成，

两个都需要进行分别的高匹配。对于里面的1：N PN结需要进行共圆 心匹配。

7、模块整体floorplan

（5）射频模块-1

射频模块的频率比较高，所以在floorplan时要求也非常高，不 仅仅需要考虑匹配，更需要在floorplan时考虑到走线的匹配性与寄 生问题。

对于使用Bi-CMOS工艺的射频模块来说，射频模块中占空间最多 的就是尾电流或者电感， 一般会先把他们按正常的匹配要求进行匹 配，然后将剩下的管子进行Half-Half匹配，这样会使射频模块面积占 用最少的同时有更优的匹配和较少的寄生。

下面介绍两种射频模块的floorplan方式， 两种方式各有优劣， 在正式floorplan时要根据项目情况进行选择。

信号流输出

电阻B

管子B

电源

7、模块整体floorplan

（5）射频模块-2

floorplan方式1：关于电源到地中心线为对称轴进行匹配。

电阻B

信号流输入

管子A

尾电流

上述匹配方法的优点是电源地的绝对匹配， 两块电路的电源和 地产生的寄生是一致的， 且电源到地的路径十分清晰、顺畅。缺点 是输入输出信号线走的距离会很差，寄生会很大。

7、模块整体floorplan

（5）射频模块-3

floorplan方式2：关于输入输出信号线为中心进行匹配。

电源

电阻A

信号流输入 管子A 信号流输出

尾电流

管子B

	电阻B
电源

上述匹配方法的优点是信号流的绝对匹配， 也因为信号流走线 长度减少而降低寄生。缺点是信号流输入与输出时的间距扩大，接 到电路中的电源有点失配。

8 、floorplan其他问题

1 、floorplan是对前道工艺的确定。 Floorplan是十分重要的第一

步，目标是floorplan完成后，全部的走线也已经在脑海里有所 体现，基本没有前道的DRC错误。在连线开始后，再去改

floorplan将会花费非常多的时间，故floorplan需要慎重考虑。

2 、floorplan是需要考虑ESD 、latch up等可靠性问题， 防止在后 期因为没有考虑而浪费时间进行修改。

3 、floorplan需要遵循自上而下的设计，从顶层开始一步一步往 下floorplan。先确定pad位置， 然后确定输入输出IO对应模块的 位置，再是辅助模块的位置，规定好各模块所占的空间大小，

最后才是模块的floorplan。

4、对于隔离要求较高的模拟模块可以在外面加一圈pring 、一圈 nring来做隔离，要求再高，可以使用DNW结构来进行隔离。

三、走线相关

Floorplan完成后就需要进行走线。走线是将器件按原理图上的 连接方式连起来，使版图能完全呈现出原理图的功能。

由于版图上的金属走线具有寄生参数，而原理图上的走线是没 有寄生的，所以版图相较于原理图在仿真时会有性能上的差异（ 一 般是降低性能），所以版图走线时就需要将这种影响降到最低。

1 、shielding

shielding是将重要的走线，如射频传输线、 clock线、差分线、 静态电流线等进行屏蔽的，防止外界干扰对它的影响，也防止这些 线会对其他信号线产生影响。

1 、shielding

（1）夹心结构shielding

Metal up
v i a	信号线		v i a
Metal down

夹心结构shielding是将信号线夹在中间，四周加shielding的结构， 一般用于静态信号线或者低速的信号线。

1 、shielding

（2）射频shielding

射频信号线

Metal down

其他信号线

射频信号走线一般会用顶层或者次顶层，下面用较底层的

shielding来隔离更底层的其他走线。而且， 射频信号走线四周最好不 要看到很多东西，保持干净。

mesh

射频信号线

v i a

2 、mesh

mesh

v Metal down i a

mesh是将电源或地铺成一个网络的方式，可以使电源或地接到 模块中几乎没有压降。而且mesh可以铺在模拟模块上， 可以更好的 将各模拟模块、模拟模块与射频模块进行隔离。而且mesh一般用一 层电源一层地的形式，其上的寄生电容也可以当作decap使用。

Mesh一般使用高层金属，在经过射频信号线时需要跳线到底层。

3 、走线的一些规范

（1）严禁使用poly走线

3、走线的一些规范

（2）尽量不使用单孔

3、走线的一些规范

（3）打孔时尽量金属包住孔且有余边

3、走线的一些规范

（4）金属走线不要有毛刺

3、走线的一些规范

（5）宽线变细线的时候要渐变

3、走线的一些规范

（6）上下层之间孔一定要打满

3、走线的一些规范

（7）一些其他要求

A、严禁使用guardring走线；

B、射频走线少用拐角， 如有， 尽量走45 °角；

C、走电流的线即使是电流很小也不能用最小线宽， 以能打两个孔为 最小线宽；

D、尽量不要走DRC规定的最小线宽和最小间距， 一般以DRC规定的最 小线宽或最小间距*1.5为宜；

E、同一把数字控制线应按顺序走， 在floorplan时就应该注意按序摆放；

F、屏蔽层须接到低阻抗通路上， 最佳是接地。

四、可靠性设计

工程上芯片要进行量产，就必须严格按照可靠性设计的要求进 行设计，否则会遭受严重的损失。

对于版图来说，需要注意的可靠性设计在以下几个方面：

ESD Latch up EM Antenna

1 、ESD

ESD是静电放电现象。生活中处处有静电，静电时间短，能量高 且集中，会严重损坏芯片，因此芯片需要做好静电防护。

全芯片的ESD防护是一个很庞大的课题。现由于工艺制程的减小， 静电防护也变得越来越重要。

2 、latch up

latch up也即闩锁效应， 是CMOS工艺中电源到地之间存在的寄 生BJT会在异常情况时形成低阻通路，导致芯片失效的现象。

3 、EM

EM是指电迁移。电子在导体中运动时会有一定概率撞击原子， 使原子偏离原来的地方， 经过很长一段时间后，原子的偏离导致金 属线断开，从而使电路失效。设计时应注意金属走线的EM能力，提 高可靠性。

4 .ANTENNA

 

 

 

 

 

 

 

版图验证

一、Calibre DRC

DRC是design rule check，设计规则检查。 DRC是检查版图设计时 是否满足foundry的一些设计规则，以提高制造时的良率。

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

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