STA Setup/Hold time 速查手册
时序路径
时序路径起点
- 模块的input
- 寄存器的clk端
时序路径终点
- 模块的output
- 寄存器的数据输入端D
关键路径
拥有最小松弛的时序路径被称为关键路径。
clock jitter / skew
jitter
时钟抖动，就是指两个时钟周期之间存在的差值，这个误差是在时钟发生器内部产生的，和晶振或者PLL内部电路有关，布线对其没有影响。jitter是指时钟频率上的不确定（uncertainty)。
jitter对setup和hold影响
- jitter对hold没有影响，因为检查的是同一个时钟沿
- jitter对setup的影响，由于jitter对时钟周期的影响是会导致时钟周期在 T-jiiter 和 T + jitter范围内变化，因此对建立时间进行约束时考虑最差情况，jitter会使setup timing more tight，更加悲观/负面。
skew
时钟偏斜(skew)是指同样的时钟产生的多个子时钟信号之间的延时差异。它表现的形式是多种多样的，既包含了时钟驱动器的多个输出之间的偏移，也包含了由于PCB走线误差造成的接收端和驱动端时钟信号之间的偏移。到达不同寄存器的时钟信号相位不同，表现出的是时钟相位的差异，skew通常是时钟相位上的不确定。
skew对setup和hold影响
- 记 time skew = capture寄存器上时钟延时为t2 launch寄存器上时钟延时为t1 结果为t2-t1
- 当skew为正值的时候，对setup 检查时有益的，对hold检查时不益的
- 反之亦然
建立保持时间检查
建立时间检查
当存在最大最小值的时候，左边的部分都取最大值，右边的部分取最小值
\[T_{launch} + T_{ck2q}+T_{comb} + T_{setup} <= T + T_{capture}\\ T_{ck2q}+T_{comb} + T_{setup} <= T + T_{skew} \]保持时间检查
当存在最大最小值的时候，左边部分取最小值，右边部分取最大值
\[T_{launch}+T_{ck2q}+T_{comb} >= T_{hold}+T_{capture}\\ T_{ck2q}+T_{comb} >= T_{hold}+T_{skew} \] 标签：setup,jitter,STA,skew,寄存器,time,hold,Setup,时钟 From： https://www.cnblogs.com/pu1se/p/16607519.html