开始怀疑是约束文件有问题，把输入引脚的位置错误约束了，但是并没有，DDR的输入时钟也是用的bank33，电平、引脚约束也没错（Alinx AX7325B开发板）
尝试按照建议添加 set_property CLOCK_DEDICATED_ROUTE BACKBONE，但是imple仍然报该错误，并且综合提示set property为空？
原代码中ddr参考时钟选择use system clk，通过clk_wiz将差分200MHz输入转成200MHz单端，最后将参考时钟选为差分输入，ddr 的sysclk用另一个bank的时钟，就不会报错了，具体原因暂时不知
标签：set,引脚,clk,30,575,VIVADO,输入,时钟 From： https://www.cnblogs.com/lzbmeee/p/18155566