在上图中，红圈中的NMOS，它们的Bulk端没有接到地，而是接到各自的Source端，这种情况下，Layout应该怎么画呢？
首先，大致了解NMOS的Bulk端为什么不接地，而是接到Source？在有些电路设计中，NMOS的Vth太大，NMOS管不能正常工作，为了减少Vth（阈值电压），可能会使用低Vth的NMOS，在工艺允许时，也可能使用减少体效应的接法，把NMOS的Bulk接到Source端。上图就是使用该方法降低Vth的。
在本文中，将讨论上图接法的NMOS画法。
如果用常规的NMOS画法，把NMOS直接放在Psub上，Bulk端就会短接到地，显然该画法不可行。那么，有什么方法把Bulk端与Psub隔离？
在CMOS工艺中，常会用到Deep NWELL(DNW)隔离出PWELL，然后把需要隔离Bulk的NMOS做在该PWELL中，如下图。
放在DNW中的NMOS
DNW怎么起到隔离作用呢？下面是NW和DNW隔离出来的PW俯视图和剖面图。从剖面图中可以看到，通过DNW、NW接到VDD，PW与DNW(NW)形成反偏，从而PW与P substrate可以隔离开，NMOS放在PW中，Bulk端就不会短接到地上。
如果电路中，有多个Bulk端不接地的NMOS，且Bulk端电位也不一样，Layout应该怎么画？如下图，就是两个NMOS的Bulk端接到自己的Source端，电位不一样。那么只要用DNW和NW隔离出两个PW，就可以放两个Bulk电位的NMOS。
如果有更多的Bulk电位，以此类推。即使需要隔离出多个PW，DNW也可以共用一个，只要通过NW隔离出多个PW就可以。若是要做更好的隔离，可以不共用DNW，不过Layout面积会大点，没有特殊要求，一般会共用DNW，以达到小面积的Layout。
需要注意的是，有一些工艺，在其LVS Rule中，有NW ring隔离不同Bulk电位的Option。打开该Option时，围了NW ring的不同Bulk电位NMOS，跑LVS也可以过的、甚至ERC也没有报出Warning或者Error。下面的示意图，就是没有DNW，只有NW ring的情况，从剖面图中可以看到，隔离出的PW下面会直接短接到P substrate上。这种情况，可能导致电路失效，需要格外小心。
