• system verilog可以用于设计也可以进行验证
  

语法规则

SV新数据类型

SV数据类型

• bit - 0-255
• byte - -127 - 128

# 快速进行sv文件仿真
VCS -R -sverilog xxx.sv

// 使用二值逻辑产生时钟,不用给clk赋初值,初始值为0
bit clk;
forever #2 clk = ~clk;

// 时钟不会翻转,clk初始值为x
logic clk;
forever #2 clk = ~clk;

// logic 变量产生时钟,要给clk赋初始值
logic clk;
initial begin
  clk <= 0;
  forever #2 clk = ~clk;
end

固定数组

bit [7:0] a[256][10];

• 数组的index是从0开始的

• 第一个维度表示行,第二个维度表示列

数组初始化

• 使用{}进行赋值在有很多行和很多列的时候不是很方便,所以需要使用for循环

数组的基本操作

填充数组Packed Array

混合数组Mixed Array

填充数组和非填充数组的比较

实例