37 基于FPGA的LVDS信号环路测试

   IBUFDS #(

      .DIFF_TERM("FALSE"),       // "FALSE"=不使用内部终端电阻，"TRUE"=使用内部终端电阻

      .IBUF_LOW_PWR("TRUE"),     // "TRUE"=高性能，"FALSE" =低功耗

      .IOSTANDARD("DEFAULT")     // 设置输入电平属性

   ) IBUFDS_inst (

      .O(O),  // IO buffer输出

      .I(I),  // 差分输入P端

      .IB(IB) // 差分输入N端

   );

   OBUFDS #(

      .IOSTANDARD("DEFAULT"), // IO电平属性

      .SLEW("SLOW")           // IO的压摆率，"SLOW"或者"FAST"

// FAST压摆率可以满足高性能需求，例如高速存储器接口，但是，如果不能恰当设计(端接匹配，传输线阻抗控制和串扰耦合)，更高的压摆率输出会导致信号反射或者产生噪声问题。

   ) OBUFDS_inst (

      .O(O),     // 差分输出P端

      .OB(OB),   // 差分输出N端

      .I(I)      // 内部输入信号

   );

   IOBUFDS #(

      .DIFF_TERM("FALSE"),     // "FALSE"=不使用内部终端电阻，"TRUE"=使用内部终端电阻

      .IBUF_LOW_PWR("TRUE"),   // "TRUE"=低功耗, "FALSE"=高性能

      .IOSTANDARD("BLVDS_25"), // 设置IP电平属性

      .SLEW("SLOW")            // IO的压摆率，"SLOW"或者"FAST"，FAST压摆率可以满足高性能需求，例如高速存储器接口，但是，如果不能恰当设计(端接匹配，传输线阻抗控制和串扰耦合)，更高的压摆率输出会导致信号反射或者产生噪声问题。

   ) IOBUFDS_inst (

      .O(O),     // 缓冲输出

      .IO(IO),   // 差分IO P

      .IOB(IOB), // 差分 IO N

      .I(I),     // 缓冲输入

      .T(T)      // 3态使能, high=输入, low=输出

   );

`timescale 1ns / 1ns

module lvds_loop

(

input I_sysclk,//系统时钟信号输入

input I_uart_rx,//UART数据信号接收

output O_uart_tx,//UART数据信号发送

//lvds 差分输入

input I_dclk_p,//差分输入时钟信号p端

input I_dclk_n,//差分输入时钟信号n端

input I_din_p,//差分数据输入信号p端

input I_din_n,//差分数据输入信号n端

//lvds 差分输出

output O_dclk_p,//差分时钟输出信号p端

output O_dclk_n,//差分时钟输出信号n端

output O_dout_p,//差分数据输出信号p端

output O_dout_n//差分数据输出信号n端

);

wire clk50m,clk5m,dclki,din;

reg uart_rx_r=1'b0;

//使用pll产生50mhz时钟和5mhz时钟

clk_wiz_0 uclk(.clk_out1(clk50m),.clk_out2(clk5m), .clk_in1(I_sysclk));

//单端转差分输出部分

//内部单端时钟转为差分信号输出

OBUFDS #(

.IOSTANDARD("DEFAULT"), // IO电平属性

.SLEW("SLOW")           // IO的压摆率，"SLOW"或者"FAST"

                         // FAST压摆率可以满足高性能需求，例如高速存储器接口，但是，如果不能恰当设计(端接匹配，传输线阻抗控制和串扰耦合)，更高的压摆率输出会导致信号反射或者产生噪声问题。

)

OBUFDS_DCLK_O_inst (

.O(O_dclk_p),     // 差分输出P端

.OB(O_dclk_n),   // 差分输出N端

.I(clk50m)      // 内部输入信号

);

//接收的uart_rx信号转为差分输出

OBUFDS #(

.IOSTANDARD("DEFAULT"), // IO电平属性

.SLEW("SLOW")           // IO的压摆率，"SLOW"或者"FAST"

                         // FAST压摆率可以满足高性能需求，例如高速存储器接口，但是，如果不能恰当设计(端接匹配，传输线阻抗控制和串扰耦合)，更高的压摆率输出会导致信号反射或者产生噪声问题。

)

OBUFDS_DOUT_inst (

.O(O_dout_p),     // 差分输出P端

.OB(O_dout_n),    // 差分输出N端

.I(I_uart_rx)   // 内部输入信号

);

//单端转差分输入部分

//差分时钟转为单端内部时钟信号

IBUFDS #(

.DIFF_TERM("FALSE"),       // "FALSE"=不使用内部终端电阻，"TRUE"=使用内部终端电阻

.IBUF_LOW_PWR("TRUE"),     // "TRUE"=低功耗，"FALSE" =高性能

.IOSTANDARD("DEFAULT")    // 设置输入电平属性

)

IBUFDS_DCLK_I_inst (

.O(dclki),   // IO buffer输出到内部信号

.I(I_dclk_p), // 差分输入P端

.IB(I_dclk_n) // 差分输入N端

);

//接收的差分数据转为内部单端数据信号

IBUFDS #(

.DIFF_TERM("FALSE"),       // "FALSE"=不使用内部终端电阻，"TRUE"=使用内部终端电阻

.IBUF_LOW_PWR("TRUE"),     // "TRUE"=低功耗，"FALSE" =高性能

.IOSTANDARD("DEFAULT")    // 设置输入电平属性

)

IBUFDS_DIN_inst (

.O(din),   // IO buffer输出到内部信号

.I(I_din_p), // 差分输入P端

.IB(I_din_n) // 差分输入N端

);

//在FPGA内部，把接收的din寄存到uart_rx_r

always @(posedge dclki)begin

    uart_rx_r <= din;

end

assign O_uart_tx = uart_rx_r;//通过assign 把接收的环路数据，直接给O_uart_tx

//通过ila在线逻辑分析仪，下载bit后，在线调试观察内部的数据信号

ila_0 ila_dg (

    .clk(clk50m),

    .probe0({clk5m,I_uart_rx,din,O_uart_tx})

);    

endmodule