verilog之“缩减运算符”

reg[3:0]  B;

reg         C;

assign   C = &B;

相当于：C = (( B[0] & B[1] ) & B[2] ) & B[3] ;

注：其他位运算符（~, |, ^, &, ^~）都有类似用法；

参考链接：verilog之“缩减运算符”-面包板社区 (eet-china.com)

if (&b)
sys_reset <= 1'b0;
else
sys_reset <= 1'b1;

含义：b的每一位相与最后位1则执行 sys_reset <= 1'b0;