1、Altera特殊管脚的使用

https://blog.csdn.net/yaomengzao/article/details/79927408

2、DEV_CLRn复位管脚

https://mbb.eet-china.com/blog/969910-254811.html

3、always@(),alwyas@(*),always用法

https://blog.csdn.net/I_am_student/article/details/122690573?spm=1001.2101.3001.6650.1&utm_medium=distribute.pc_relevant.none-task-blog-2%7Edefault%7ECTRLIST%7ERate-1-122690573-blog-89031964.pc_relevant_3mothn_strategy_recovery&depth_1-utm_source=distribute.pc_relevant.none-task-blog-2%7Edefault%7ECTRLIST%7ERate-1-122690573-blog-89031964.pc_relevant_3mothn_strategy_recovery&utm_relevant_index=2

在Verilog中always@(*)语句的意思是always模块中的任何一个输入信号或电平发生变化时，该语句下方的模块将被执行。

1、always语句有两种触发方式。第一种是电平触发，例如always @(a or b or c)，a、b、c均为变量，当其中一个发生变化时，下方的语句将被执行。

2、第二种是沿触发，例如always @(posedge clk or negedge rstn)，即当时钟处在上升沿或下降沿时，语句被执行。

3、而对于always@(*)，意思是以上两种触发方式都包含在内，任意一种发生变化都会触发该语句。