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Verdi 覆盖率文件的打开、merge、存储
当一次回归任务结束，会看到【xxx.vdb】文件夹的生成，
每一次回归任务都是提交很多用例（test），每一个用例（test）的代码覆盖率都是单独列出，总的代码覆盖率需要把所有用例的merge一下，有两种方法：
1、 打开Verdi，在图形化界面选中，打开数据库文件，选中要merge的.vdb文件，choose后可以在test name框中看到所有提交的用例，全选点开始OK，就开始merge，无尽的等待。。。。
verdi -cov &
或者
verdi -covdir &
2、在终端，进入regress_xxx目录下输入命令merge
verdi -cov -covdir cov.vdb/ &
之后，弹出verdi界面，也是无尽的等待。。。。
覆盖率合并中出现下面的，永远选wait
| Option | description |
| -cm line+cond+fsm+tgl+branch+assert |
ine : Enable collecting line or statement coverage |
| -cm_libs yv | yv :Enable collecting coverage source code from Verilog libraries Default doesn't collect coverage of the library files |
| -cm_dir $directory_path_name |
Specify an name and location for simv.vdb Default is simv.vdb |
| -cm_log $filename |
Specify a log file for monitoring coverage. Default is cm.log. To suppress the log file, you could re-direct the log file to empty path. (ex, -cm_log /dev/null) |
| -cm_name $testname | Specify a different location for different simulation, used in dsim flow |
| -cm_hier $filename |
Collect particular instances' coverage $filename contents |
| -cm_assert_hier $filename |
Collect particular assertion' coverage $filename contents |
| -cm_line contassign | Specifies enabling line coverage for Verilog continuous assignments. |
| -cm_tgl portsonly | Only monitor port of toggle coverage, remove net and variables monitor in modules |
-map命令需要mapfile以表明map关系，下图给出的mapfile意思是将module name为My_Ip的在B模块中的两个例化My_Ip1，My_Ip2的覆盖率映射到
A.B.My_Ip1上去。
-map使用语法
urg -dir base.vdb -dir input.vdb -mapfile file_name标签：存储,Enable,name,cm,merge,vdb,coverage,Verdi From： https://www.cnblogs.com/zhiminyu/p/17711510.html