【FPGA】Verilog 实践：奇偶校验生成器 | 奇偶校验检查器

【FPGA】Verilog 实践：奇偶校验生成器 | 奇偶校验检查器 | 2-bit 二进制比较器

时间：2023-05-21 11:03:30浏览次数：28

标签：aa bb FPGA cc dd initial 生成器奇偶校验 bit

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写在前面：Parity bit Generator/Checker 和 2bit binary comparator 的了解和确认动作。使用Verilog 进行 Parity bit Generator/Checker、2bit binary，实施 comparator，生成输入信号后确认通过模拟器实现的每个 Gate 操作，通过 FPGA 验证 Verilog 实现的电路的行为。

Ⅰ. 前置知识

0x00 Parity bit 生成器

传输二进制信息时使用 parity bit 来检测error。

在发送二进制数据时，增加一个称为 parity bit 的 1-bit 作为发送方法，如果 binary 数据的 1bit 的数目是奇数，则 parity bit 为 1，如果 1bit 的数目是偶数，则 parity bit 为 0。因此，总体上总是具有偶数个 1bit 的传输数据形式，从而将其传输到目的地。

【FPGA】Verilog 实践：奇偶校验生成器 | 奇偶校验检查器 | 2-bit 二进制比较器_fpga开发_02

0x01 Parity bit 检查器

在接收器中检查奇偶校验的电路称为奇偶校验器。

奇偶校验校验器的输出用奇偶校验（

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）表示，如果1为奇数（如果有错误），则为1；如果1为偶数或0，则

【FPGA】Verilog 实践：奇偶校验生成器 | 奇偶校验检查器 | 2-bit 二进制比较器_生成器_03

为 0。

【FPGA】Verilog 实践：奇偶校验生成器 | 奇偶校验检查器 | 2-bit 二进制比较器_真值表_05

0x02 2-bit 二进制比较器

当有 2-bit 二进制数

【FPGA】Verilog 实践：奇偶校验生成器 | 奇偶校验检查器 | 2-bit 二进制比较器_真值表_06

时，如果

A>B

则输出

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；如果

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，则输出

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；如果

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，则输出

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为 1，组合逻辑电路。

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Ⅱ. 练习（Assignment）

0x00 实现 Parity bit 生成器

画出卡诺图完成真值表，编写 Verilog 代码，通过 Simulation 打印出结果（8,4,2,1）

【FPGA】Verilog 实践：奇偶校验生成器 | 奇偶校验检查器 | 2-bit 二进制比较器_Verilog_14

真值表：

In A	In B	In C	In D	Out E
0	0	0	0	0
0	0	0	1	1
0	0	1	0	1
0	0	1	1	0
0	1	0	0	1
0	1	0	1	0
0	1	1	0	0
0	1	1	1	1
1	0	0	0	1
1	0	0	1	0
1	0	1	0	0
1	0	1	1	1
1	1	0	0	0
1	1	0	1	1
1	1	1	0	1
1	1	1	1	0

卡诺图：

ab cd	00	01	11	10
00	0	1	0	1
01	1	0	1	0
11	0	1	0	1
10	1	0	1	0

标签：aa,bb,FPGA,cc,dd,initial,生成器,奇偶校验,bit
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