Verilog 处理方式 输入的使能信号 多次触发

一个模块里面有输入的使能信号，但是使能信号的持续时长不一致，会出现使能信号持续时间过长，可能多次触发本模块的功能。时间过短则会不能触发，这种情况要调整本模块的输入时钟，要能采集到使能信号的上升沿。

时间过长的处理思想：模块里预设一个busy信号，忙信号，接收到使能信号，且busy信号为底就是不忙的时候才去响应该使能信号，响应该使能信号就马上将busy信号置位1，那么下一个时钟到来的时候即使使能信号还是存在也不会再次响应该使能信号，而要等到busy信号清零之后才能响应。这样就能避免一个使能信号导致模块多次重复触发，而不能正常的完成一次触发的功能。

在模块功能结束的时候记得将busy信号清零，这样才能时刻准备接收下次的触发信号。