// 四选一多路选择器
module mux4_to_1(out, i0,i1,i2,i3,s1,s0)
// 声明端口
output out;
input i1,i2,i3,i4;
input s1,s2;
// 声明输出端口为寄存器变量
reg out;
// 若输入信号改变，则重新计算输出信号out
// 造成输出信号out重新计算的所有输入信号必须写入always(...)的电平敏感列表
always @(s1 or s0 or i0 or i1 or i2 or i3) begin
case({s1,s0})
2'b00: out = i0;
2'b01: out = i1;
2'b10: out = i2;
2'b11: out = i3;
defaut: out = 1'bx;
endcase
end
endmodule
标签：i3,i1,s1,i2,Verilog,四选,选择器,out From： https://www.cnblogs.com/vicky2021/p/17065357.html