首页 > 其他分享 >UltraEdit中高亮显示verilog HDL关键词

UltraEdit中高亮显示verilog HDL关键词

时间:2022-12-13 20:34:41浏览次数:77  
标签:语法 UltraEdit 高亮 文件 中高亮 verilog HDL Strings


        UltraEdit是一款功能强大的文本编辑器,可以编辑文字、Hex、ASCII码,可以取代记事本,内建英文单字检查、C++ 及 VB 指令突显,可同时编辑多个文件,而且即使开启很大的文件速度也不会慢。是一个使用广泛的编辑器,但它并不直接支持HDL。

        如图1所示,用UltraEdit打开一个Verilog HDL文件,实现语法着色:

UltraEdit中高亮显示verilog HDL关键词_语法高亮

图1 语法着色效果

1. 下载Verilog HDL语法高亮文件
Verilog HDL关键字将用不同色彩标出,便于识别。verilog HDL语法高亮文件下载地址为​​​http://www.ultraedit.com/downloads/extras.html#wordfiles​​,下载verilog.UEW和verilog2001.UEW文件

2. 修改文件
2.1 修改verilog语法高亮文件
l 把文件开头的L20改为L19
l 在文件最后加上以下代码
/Open Fold Strings = "begin""case"
/Close Fold Strings = "end""endcase"
/Indent Strings = "begin""case""fork" "if" "else"
/Unindent Strings = "end""endcase""join" "else" 
保存关闭。
 
2.2 修改verilog2001语法高亮文件
在文件最后加上以下代码
/Open Fold Strings = "begin""case"
/Close Fold Strings = "end""endcase"
/Indent Strings = "begin""case""fork" "if" "else"
/Unindent Strings = "end""endcase""join" "else" 
保存关闭。


3. 拷贝语法高亮文件到合适目录下把语法高亮文件拷贝到D:\UltraEdit\wordfiles(UltraEdit 15.0以上版本)目录下。

在编辑器显示->语法着色->文档的完整目录名称中,查看wordfiles的路径


UltraEdit中高亮显示verilog HDL关键词_语法高亮_02


4. 设置语法高亮文件路径
高级→配置→编辑器显示→语法高亮,定位文档语法高亮的完整目录后点确定。

标签:语法,UltraEdit,高亮,文件,中高亮,verilog,HDL,Strings
From: https://blog.51cto.com/u_15911341/5935047

相关文章

  • Verilog 设计方法
    设计方法Verilog的设计多采用自上而下的设计方法(top-down)。即先定义顶层模块功能,进而分析要构成顶层模块的必要子模块;然后进一步对各个模块进行分解、设计,直到到达无法进一......
  • Verilog代码的风格规范
    空行modulemux4_to_1(out,in0,in1,in2,in3,s1,s0);input[1:0]in0,in1,in2,in3;inputs1,s0;outputreg[1:0]out;//变量声明后空行always@(*)be......
  • SPI主机Verilog代码实现
    前面已经提到过了SPI,在SPI从机的设计中已经讲过SPI的基本原理,这里就不再赘述。对于SPI的主机可以参考百度百科或则笔者前面写的SPI从机介绍的相关知识。下面是SPI......
  • 《DFZU2EG_4EV MPSoc之FPGA开发指南》第七章 Verilog HDL语法
    VerilogHDL语法​VerilogHDL(HardwareDescriptionLanguage)是在用途最广泛的C语言的基础上发展起来的一种硬件描述语言,具有灵活性高、易学易用等特点。VerilogHDL可以在......
  • HCIA学习笔记四十七:HDLC&PPP原理及配置
    一、串行链路的数据传输方式二、HDLC2.1、HDLC协议应用• High-levelDataLinkControl,高级数据链路控制,简称HDLC,是一种面向比特的链路层协议。 2.2、HDLC基本配......
  • (笔记)VHDL/Verilog之CRC(循环冗余校验)计算
     背景:我们在使用VHDL或Verilog进行FPGA开发时,经常会遇到CRC校验计算的情况,如校验公式为:G(x)=X8+X4+X3+X2+1G(x)=X3+X+1 那使用VHDL或Verilog语言该如何......
  • 数字逻辑实验 9 FPGA数字钟(Verilog)
    目录实验9FPGA数字钟实验分析:实现思路:硬件支持:硬件描述语言代码编写:1顶层模块2时钟分频,(正/倒)计时器模块3输入处理模块in_out.v5......
  • 基于FPGA的正弦PWM产生系统verilog实现
    目录一、理论基础二、案例背景三、部分FPGA仿真四、仿真结论分析五、参考文献一、理论基础根据如下公式,首先建立simulink仿真模型:   这里,主要需要设计cos模块......
  • 基于FPGA的AD7303/ADCS7476模拟数字转换VHDL开发
    目录一、理论基础二、核心程序三、测试结果 一、理论基础在AlteraNIOS板上设计和实现一个格式转换系统,该系统读取模拟输入,将其转换为数字数据,然后将其反向转换为......
  • HDLbits第四天
    出于对FPGA学习巩固的目的,同时也希望能锻炼自己对于Verilog的题目分析,让自己对HDL代码的理解加深,所以想坚持写一下关于HDLbits网站刷题的系列,计划是工作日每日5题目+分析,周......