Vivado简介
CAD: Computer Aided Design
CAE: Computer Aided Engineering
EDA: Electronic Design Automation (Verilog)
ESL: Electronic System Level (Vivado HLS, System generator)
Vivado
Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。
Vivado HLS
[https://blog.csdn.net/CSD_N_csdn/article/details/107546602]
Vivado HLS全称是Vivado High Level Synthesis，一般在安装Vivado的时候会默认附带安装。一般我们在用Vivado开发时，可以使用其自带的IP核，实现基本的数学运算（乘法器、除法器、浮点运算器等）、信号处理（FFT、DFT、DDS等），IP核类似编程中的函数库，可以直接调用，非常方便。而Vivado中的IP核毕竟种类有限，而且并不总是能实现我们需要的功能.
简单的说，我们可以将需要实现的功能使用C/C++写成子函数，然后通过Vivado HLS综合生成HDL级的IP核。然后将此IP核添加到Vivado中的IP核库中备用。当然，在从C/C++到IP核的过程中，要进行测试，仿真，优化等步骤确保IP核可用并且性能得到提升。
Vivado下载
Vivado2019
链接：[https://pan.baidu.com/s/1Zr61lULpWjPNKLukghssYw]
提取码：no9y
解压密码：0daydown
Vivado安装
[https://vlab.ustc.edu.cn/guide/doc_vivado.html]
可以直接安装受限制的Vivado HL Webpack
测试安装
创建项目
添加文件:C:\Xilinx\Vivado\2019.1\examples\xsim\verilog\xsi\counter
counter.v,xsi_loader.h,xsi_shared_lib.h,
对源文件进行RTL分析
RTL ANALYSIS->Open Elaborated Designed
然后生成逻辑电路
Vivado的仿真模式
[https://zhuanlan.zhihu.com/p/344366162]
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run behavioral simulation-----行为级仿真，行为级别的仿真通常也说功能仿真。
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post-synthesis function simulation-----综合后的功能仿真。
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post-synthesis timing simulation-----综合后带时序信息的仿真，综合后带时序信息的仿真比较接近于真实的时序。
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post-implementation function simulation-----布线后的功能仿真。
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post-implementation timing simulation-----（布局布线后的仿真）
